串行和并行双色球走试图接口SRAM对比

百变双扣 2019-06-12 15:11193http://www.geo-hitch.com/admin

串行和并行双色球走试图接口SRAM对比

  外置SRAM通常配有一个并行接口。考虑到大多数基于SRAM的应用的存储器要求,选择并行接口并不令人惊讶。对于已经(和仍在)使用SRAM的高性能(主要是缓存)应用而言,与串行接口相比,并行接口拥有明显优势。但这种情况似乎即将改变。

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  尽管能够提供高于串行接口的性能,但并行接口也有劣势。其中最明显的是,无论是从电路板空间还是从引脚数要求的角度而言,并行接口的尺寸都远远大于串行接口。例如,一个简单的4Mb SRAM最多可能需要43个引脚才能与一个控制器相连。在使用一个4Mb SRAM时,我们的要求可能如下:

  A. 最多存储256K的16位字

  B. 最多存储512K的8位字

  对于“A”,我们需要使用18个引脚来选择一个地址(因为存在2^18种可能),并另需使用16个引脚来进行实际上的数据输入/输出。除了这34个引脚之外,使能我们还需要更多连接来实现使能芯片、使能使能输出、使能使能写入等功能。对于“B”,我们需要的引脚相对较少:19个引脚用于选择地址,8个用于输入/输入。但开销(使能芯片、使能写入等)保持不变。对于一个容纳这些引脚的封装而言,仅从面积的角度而言,其尺寸已经很大。

  一旦地址被选择后,一个字(或其倍数)将被快速读取或写入。对于需要较高存取速度的应用而言,这些SRAM是理想选择。在使用SRAM的大多数常见系统中,这种优势使得“太多引脚”的劣势变得可以忽略不计,这些系统的控制器需要执行极其复杂的功能,因此需要一个很大的缓存。过去,这些控制器通常较大,配有足够的接口引脚。控制器较小、引脚较少的应用不得不凑合使用嵌入式RAM。

  在一个配备串行接口的存储器芯片中,位元是被串行存取的(一次存取1位到4位)。与并行接口相比,这使得串行接口更加简单和小巧,但通常吞吐量也更小。这个劣势让大多数使用SRAM的系统弃用了串行接口。尽管如此,新一代应用的存储器要求有可能很快打破引脚数和速度之间的平衡。

  行业发展趋势

  处理器日趋强大,尺寸越来越小。更加强大的处理器需要缓存进行相应的改进。但与此同时,每一个新的工艺节点让增加嵌入式缓存变得越来越困难。SRAM拥有一个6晶体管架构(逻辑区通常包含4个晶体管/单元)。这意味着,随着工艺节点不断缩小,每平方厘米上的晶体管的数量将会非常多。这种极高的晶体管密度会造成很多问题,其中包括:

  

串行和并行接口SRAM对比,未来谁是主流?

  图:SER:软错误率;Process node:工艺节点 soft:软错误

  更易出现软错误:工艺节点从130nm缩小到22nm后,软错误率预计将增加7倍。

  更低的成品率:由于位单元随着晶体管密度的增加而缩小,SRAM区域更容易因工艺变化出现缺陷。这些缺陷将降低处理器芯片的总成品率。

  更高的功耗:如果SRAM的位单元必需与逻辑位单元的大小相同,那么SRAM的晶体管就必须小于逻辑晶体管。较小的晶体管会导致泄露电流升高,从而增加待机功耗。

  另一个技术发展趋势是可穿戴电子产品的出现。对于智能手表、健身手环等可穿戴设备而言,尺寸和功耗是关键因素。由于电路板的空间有限,MCU必须做得很小,而且必须能够使用便携式电池提供的微小电量运行。

  片上缓存难以满足上述要求。未来的可穿戴设备将会拥有更多功能。因此,片上缓存将无法满足要求,对外置缓存的需求将会升高。在所有存储器选项中,SRAM最适合被用作外置缓存,因为它们的待机电流小于DRAM,存取速度高于DRAM和闪存。

  串行接口的崛起

  当我们观察电子产品近些年的演进历程时,我们会注意到一个重要趋势:每一代设备的尺寸越来越小,而性能却保持不变甚至升高。这种缩小现象可以归因于以下事实:电路板上的每个组件都在变小,从而造成了这样的总体效果。早在1965年,高登·摩尔就在他著名的摩尔定律中预测了电路的缩小趋势。但是,这个缩小趋势并未发生在所有类型的电路中。例如,逻辑电路比SRAM电路缩小了很多倍。这造成了一个棘手的问题:即嵌入式SRAM开始占据90%的控制器空间。嵌入式SRAM的有限缩小还阻止了控制器以相应于逻辑区域的程度缩小。因此,成本(与晶粒面积成正比)的降幅并未达到应有的程度。由于处理器/控制器的核心功能由逻辑区执行,将嵌入式SRAM移出芯片并以外置SRAM取而代之开始具有意义。

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